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存储器架构对系统性能的影响

作者:admin  更新时间:2017-06-29
 存储器架构对系统性能的影响

存储器技能大多数根据其运转速度来命名。例如,PC100 SDRAM器件是指数据速率为100MHz的存储技能,PC133则表明数据速率为133MHz,等等。虽然这种命名的习气跟着时刻开展而改变,但一般仍是能给潜在买家供给关于存储器运转速度的信息。事实上,今日的干流存储技能都是依照其峰值数据速率来命名的,这将持续变成评价存储体系功能的要素之一。不过,在实践体系中,没有存储器能彻底工作在其峰值速率下。
  从写指令转换到读指令,在某个时刻拜访某个地址,以及刷新数据等操作都要求数据总线在必定时刻内坚持休止状态,这么就不能充分利用存储器通道。此外,宽并行总线和DRAM内核预取都常常致使不必要的大数据量存取。在指定的时刻段内,存储器控制器能存取的有用数据称为有用数据速率,这很大程度上取决于体系的特定使用。有用数据速率跟着时刻而改变,常低于峰值数据速率。在某些体系中,有用数据速率可下降到峰值速率的10%以下。
  通常,这些系统受益于那些能产生更高有效数据速率的存储器技术的变化。在CPU方面存在类似的现象,最近几年已经指出,在测量基于CPU的系统的性能时,时钟频率不是唯一的要素。存储器技术已经很成熟,峰值速率和有效数据速率或许并不比以前匹配的更好。尽管峰值速率依然是存储器技术最重要的参数之一,但其他结构参数也可以极大地影响存储器系统的性能。
  影响有效数据速率的参数
  有几类影响有效数据速率的参数,其一是导致数据总线进入若干周期的停止状态。在这类参数中,总线转换、行周期时间、CAS延时以及RAS到CAS的延时(tRCD)引发系统结构中的大部分延迟问题。
  总线转换本身会在数据通道上产生非常长的停止时间。以GDDR3系统为例,该系统对存储器的开放页不断写入数据。在这期间,存储器系统的有效数据速率与其峰值速率相当。不过,假设100个时钟周期中,存储器控制器从读转换到写。由于这个转换需要6个时钟周期,有效的数据速率下降到峰值速率的 94%。在这100个时钟周期中,如果存储器控制器将总线从写转换到读的话,将会丢失更多的时钟周期。这种存储器技术在从写转换到读时需要15个空闲周期,这会将有效数据速率进一步降低到峰值速率的79%。表1显示出针几种高性能存储器技术类似的计算结果。
  显然,所有的存储器技术并不相同。需要很多总线转换的系统设计师可以选用诸如XDR、RDRAM或者DDR2这些更高效的技术来提升性能。另一方面,如果系统能将处理事务分组成非常长的读写序列,那么总线转换对有效带宽的影响最小。不过,其他的增加延迟现象,例如库(bank)冲突会降低有效带宽,对性能产生负面影响。
  DRAM技术要求库的页或行在存取之前开放。一旦开放,在一个最小周期时间,即行周期时间(tRC)结束之前,同一个库中的不同页不能开放。对存储器开放库的不同页存取被称为分页遗漏,这会导致与任何tRC间隔未满足部分相关的延迟。对于还没有开放足够周期以满足tRC间隙的库而言,分页遗漏被称为库冲突。而tRC决定了库冲突延迟时间的长短,在给定的DRAM上可用的库数量直接影响库冲突产生的频率。
  大多数存储器技术有4个或者8个库,在数十个时钟周期具有tRC值。在随机负载情况下,那些具有8个库的内核比具有4个库的内核所发生的库冲突更少。尽管tRC与库数量之间的相互影响很复杂,但是其累计影响可用多种方法量化。